ऑर्डर_बीजी

उत्पादने

इंटिग्रेटेड सर्किट IC चिप्स वन स्पॉट बाय EPM240T100C5N IC CPLD 192MC 4.7NS 100TQFP

संक्षिप्त वर्णन:


उत्पादन तपशील

उत्पादन टॅग

उत्पादन गुणधर्म

TYPE वर्णन
श्रेणी एकात्मिक सर्किट्स (ICs)  एम्बेडेड  CPLDs (कॉम्प्लेक्स प्रोग्रामेबल लॉजिक डिव्हाइसेस)
Mfr इंटेल
मालिका MAX® II
पॅकेज ट्रे
मानक पॅकेज 90
उत्पादन स्थिती सक्रिय
प्रोग्राम करण्यायोग्य प्रकार सिस्टम प्रोग्रामेबल मध्ये
विलंब वेळ tpd(1) कमाल ४.७ एन.एस
व्होल्टेज पुरवठा - अंतर्गत 2.5V, 3.3V
लॉजिक एलिमेंट्स/ब्लॉकची संख्या 240
मॅक्रोसेल्सची संख्या १९२
I/O ची संख्या 80
कार्यशील तापमान 0°C ~ 85°C (TJ)
माउंटिंग प्रकार पृष्ठभाग माउंट
पॅकेज / केस 100-TQFP
पुरवठादार डिव्हाइस पॅकेज 100-TQFP (14×14)
मूळ उत्पादन क्रमांक EPM240

3D पॅकेज केलेल्या चिप्सचा सामना करणा-या प्रमुख समस्यांपैकी एक किंमत आहे आणि इंटेलने त्यांच्या आघाडीच्या पॅकेजिंग तंत्रज्ञानामुळे ते प्रथमच उच्च व्हॉल्यूममध्ये तयार केले आहे.इंटेल, तथापि, असे म्हणते की 3D फोवेरोस पॅकेजेसमध्ये उत्पादित चिप्स मानक चिप डिझाइनसह अत्यंत स्पर्धात्मक आहेत - आणि काही प्रकरणांमध्ये स्वस्त देखील असू शकतात.

इंटेलने फोवेरोस चिपची रचना शक्य तितक्या कमी किमतीची केली आहे आणि तरीही कंपनीचे नमूद केलेल्या कामगिरीची उद्दिष्टे पूर्ण करतात – ही मेटिअर लेक पॅकेजमधील सर्वात स्वस्त चिप आहे.इंटेलने अद्याप फोवेरोस इंटरकनेक्ट/बेस टाइलचा वेग शेअर केलेला नाही परंतु असे म्हटले आहे की घटक निष्क्रिय कॉन्फिगरेशनमध्ये काही GHz वर चालवू शकतात (असे विधान जे मध्यस्थ लेयरच्या सक्रिय आवृत्तीचे अस्तित्व सूचित करते इंटेल आधीच विकसित होत आहे. ).अशा प्रकारे, फोवेरोसला डिझायनरला बँडविड्थ किंवा लेटन्सीच्या मर्यादांशी तडजोड करण्याची आवश्यकता नाही.

इंटेलला कामगिरी आणि किंमत या दोन्ही बाबतीत डिझाइनचे प्रमाण चांगले असावे अशी अपेक्षा आहे, याचा अर्थ ते इतर बाजार विभागांसाठी किंवा उच्च-कार्यक्षमतेच्या आवृत्तीच्या प्रकारांसाठी विशेष डिझाइन देऊ शकते.

सिलिकॉन चिप प्रक्रिया त्यांच्या मर्यादेपर्यंत पोहोचत असताना प्रति ट्रान्झिस्टर प्रगत नोड्सची किंमत वेगाने वाढत आहे.आणि लहान नोड्ससाठी नवीन IP मॉड्यूल (जसे की I/O इंटरफेस) डिझाइन केल्याने गुंतवणुकीवर जास्त परतावा मिळत नाही.त्यामुळे, 'पुरेशा चांगल्या' विद्यमान नोड्सवर नॉन-क्रिटिकल टाइल्स/चिपलेटचा पुनर्वापर केल्याने वेळ, खर्च आणि विकास संसाधने वाचू शकतात, चाचणी प्रक्रिया सुलभ करण्याचा उल्लेख नाही.

सिंगल चिप्ससाठी, इंटेलने वेगवेगळ्या चिप घटकांची चाचणी करणे आवश्यक आहे, जसे की मेमरी किंवा PCIe इंटरफेस, जी एक वेळ घेणारी प्रक्रिया असू शकते.याउलट, चिप उत्पादक वेळेची बचत करण्यासाठी एकाच वेळी लहान चिप्सची चाचणी देखील करू शकतात.विशिष्ट टीडीपी श्रेणींसाठी चिप्स डिझाइन करण्यात कव्हरचा एक फायदा आहे, कारण डिझाइनर त्यांच्या डिझाइनच्या गरजेनुसार वेगवेगळ्या लहान चिप्स सानुकूलित करू शकतात.

यापैकी बहुतेक मुद्दे परिचित वाटतात आणि ते सर्व समान घटक आहेत ज्यांनी 2017 मध्ये AMD ला चिपसेटच्या मार्गावर नेले. चिपसेट-आधारित डिझाइन वापरणारा AMD पहिला नव्हता, परंतु हे डिझाइन तत्त्वज्ञान वापरणारी ती पहिली प्रमुख उत्पादक होती आधुनिक चिप्सचे मोठ्या प्रमाणावर उत्पादन, इंटेलला थोडा उशीर झालेला दिसतो.तथापि, इंटेलचे प्रस्तावित 3D पॅकेजिंग तंत्रज्ञान हे AMD च्या सेंद्रिय मध्यस्थ स्तर-आधारित डिझाइनपेक्षा कितीतरी पटीने अधिक क्लिष्ट आहे, ज्याचे फायदे आणि तोटे दोन्ही आहेत.

 图片1

हा फरक शेवटी तयार झालेल्या चिप्समध्ये दिसून येईल, इंटेलने असे म्हटले आहे की नवीन 3D स्टॅक केलेले चिप उल्का लेक 2023 मध्ये उपलब्ध होईल, ॲरो लेक आणि लूनर लेक 2024 मध्ये उपलब्ध होईल.

इंटेलने असेही म्हटले आहे की पॉन्टे वेचियो सुपर कॉम्प्युटर चिप, ज्यामध्ये 100 अब्ज पेक्षा जास्त ट्रान्झिस्टर असतील, जगातील सर्वात वेगवान सुपरकॉम्प्युटर अरोरा च्या केंद्रस्थानी असण्याची अपेक्षा आहे.


  • मागील:
  • पुढे:

  • तुमचा संदेश इथे लिहा आणि आम्हाला पाठवा